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高清思维导图已同步Git：https://github.com/SoWhat1412/xmindfile，关注公众号sowhat1412获取海量资源 MyBatisPlus概述
需要的基础:MyBatis、Spring、SpringMVC就可以学习这个了! 为什么要学习它呢？MyBatisPlus可以节省我们大量工作时间&…
python编译成so文件
目的：编译python为so文件以达到保护代码加速等目的 环境 windows 这里我参考了很多文档编写，结果均无法生成 so 文件
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python编译无法生成 .so 文件生成了.pyd 文件pyd文件调用pyd文件和so文件的关系报错 ImportError: dynamic …
What is cloud computing?
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Have you ever wondered what cloud computing is? Its the delivery of computing services over the internet, which is otherwise known as the cloud. These services include servers, storage, databases, networking, software, analytics…
英语学习笔记6——What make is it?
What make is it? 它是什么牌子的？
make n.（产品的）品牌名称 v. 制作 区别：model n.（产品的）型号 n. 模型 n. 模特 make 指的是大的品牌名称， model 是旗下产品…
Linux动态链接库.so文件的命名及用途总结
转载: https://blog.csdn.net/zhanglianpin/article/details/50491958
我们在linux下开发项目，有时会对外提供动态库，像***.so.1.0.0这样子的文件，另外提供相应的头文件。用户拿到动态库和头文件说明，就可以使用动态库里的functi…
被同龄人抛弃？So What，我只怕被一种东西抛弃
点击蓝色字关注"数据库技术大会" 一起玩耍哦~ 上周，一篇《摩拜创始人套现 15 亿背后，你的同龄人，正在抛弃你》刷爆了朋友圈，让人看了不禁焦虑起来：我真的被同龄人抛弃了吗？ 对此，大 V…
审稿意见的“so what”如何处理？
“So what” （那又怎样）这句话，作为论文的反馈，在咱们之前的文章中就出现过。 听到导师跟你说“so what”的时候，你可能会觉得沮丧——得，看来又得重新写一遍开题大纲了。 而更让人难过的，是审稿人给你这样的反馈。 如果审稿人说了“so what”，你的稿件怕是很难获得录用…
所包含的流程，及Synthesis的主要任务)
IC前端整合（RTL to Netlist)所包含的流程，及Synthesis的主要任务
综合是使用软件的方法来设计硬件，然后将门级电路实现与优化的工作留给综合工具的一种设计方法，也就是利用综合工具将 RTL 代码转换为门级网表。它是根据一个系统逻辑功能与性能的要求，在一个包含众多结构、功能、性能均已知的逻辑元件的单元库…
![第二章 Netlist and System Partitioning [VLSL Physical Design 学习笔记 ]](http://pic.002.xiahunao.cn/mzlw/第二章 Netlist and System Partitioning [VLSL Physical Design 学习笔记 ])
第二章 Netlist and System Partitioning [VLSL Physical Design 学习笔记 ]
本文是对EDA教程《VLSL Physical Design》第二章的理解和笔记，若有谬误欢迎探讨和指出
2.1 介绍
Partitioning，分块
1，为什么要分块？
答:
1)这样能简化设计，让各个模块各自设计。
2)受到芯片大小的限制。比如某个…
:netlister failed please refer to session log or netlist.已解决)
Cndence Allgro 编辑原理图复现 ERROR(ORNET-1193):netlister failed please refer to session log or netlist.已解决
小黑子走过的弯路 重装系统，重装17.4 17.2 16.6都没有解决，我意识到不是版本和系统的问题 其实这不算BUG 是Cadence Allgro对元器件管理过于严谨导致，这对新手不友好，
废话不多说跟着纯路人发车啦 首先我们来做个实验…
cadence导入netlist找不到封装
1.首先确认是否将焊盘及封装路径设计正确！
菜单栏Setup，选择User Preferences进入编辑页面，选择Paths->Library，在padpath中设置焊盘路径，在psmpath中设置封装路径 点击...进入设置路径，注意路径不能太…
ZYNQ初识3（zynq_7010）基于vivado，利用网表（Netlist）的形式查看PL端信号波形（哔哩哔哩正点原子视频教程）
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Netlist网络表解读及导入
一、网络表的作用
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allegro支持两种网络表：一种为allegro方式、另一种other方式
导入allegro进行电路同步，在allegro中产生back annotate转出，并转入OrCAD…
【ADS】Error detected by hpeesofsim during netlist parsing
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vivado一直综合没有结果，查看综合的log，发现一直卡在Translating synthesized netlist不动。
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解决方法：
下载下面连接中的文件，将win64中的libPortability.dll文件复制替换 C:\Xilinx\Vivado\2019.2\ids_lite\IS…
design_vision读netlist打开看综合后的电路图
design_vision读netlist看综合后的电路图：
1. read_verilog -netlist xxxx.netlist
2. set_app_var link_library [list *.db]
3. link
4. 菜单栏-select，选择器件 （changge_selection []）
5. 菜单栏-Schematic-New Schemes View…
【Cadence仿真学习笔记】LVS遇到Source netlist references but does not define 2subckts报错解决办法
当我们在跑LVS的时候，可能会遇到下面这个错误 Source netlist references but does not define 2subckts 这是因为仿真的时候没有加入器件的文件点击calibre—setup——netlist export 找到include选项，把source_added文件路径加入进去 再次运行就成功仿…
【方法】用VIVADO将.DCP文件转成netlist.v
背景：当我们将一些FPGA源码封装成.dcp文件后，交给客户，客户需要仿真这段代码时，没有网表文件netlist.v怎么办？这时候可以用VIVADO工具，将DCP文件转换成netlist.v网表文件
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【Libero】IO问题：port name doesn‘t exist in the netlist
【Libero】IO问题：port name doesn’t exist in the netlist or is not connected to an IoCell macro at PDC Line 解决办法： 代码中未使用I2C_2_SDA-I2C_7_SDA,工程将这几个信号优化删除了，因此在IO_EDITOR界面没有这些管脚。导致布局布线…
Maxwell导入外电路时，报错invalid SUBCKT format in netlist file
问题描述：Maxwell导入外电路时，报错invalid SUBCKT format in netlist file 解决事项：
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