1. 项目概述与核心价值在工业电机驱动、不间断电源UPS或者多相电力监控系统中我们常常需要同时采集多路模拟信号比如三相电流和电压。这时候一个核心挑战就摆在了面前如何确保这几路信号是在“同一时刻”被捕捉到的如果采样时间有微小的错位后续计算的功率、相位角等关键参数就会产生误差轻则影响控制精度重则导致系统振荡甚至损坏。这就是ADC同步采样技术要解决的根本问题。它不是简单地让几个ADC同时工作而是通过精密的硬件和寄存器配置让它们的采样保持SH和转换时钟严格对齐实现真正意义上的“同时刻”数据抓取。与ADC采集相辅相成的是系统的“快速反应部队”——比较器子系统CMPSS。想象一下当电机电流瞬间超过安全阈值时如果等CPU读取ADC结果、再判断、再发出关断指令可能为时已晚。CMPSS的作用就是提供一套硬件级的、纳秒级响应的“电子哨兵”。它通过内置的模拟比较器和可编程DAC实时比较输入信号与预设阈值一旦越限立刻通过硬件连线直接触发PWM模块关断输出实现无可比拟的快速保护。在AM261x这类面向实时控制的处理器中ADC的同步采样能力与CMPSS的快速保护能力共同构成了高可靠性工业系统的基石。本文将结合TI AM261x的技术手册为你拆解ADC同步采样的实现精髓与CMPSS的配置要点。我会从最基础的同步原理讲起逐步深入到多触发源、非重叠转换等复杂场景并详细剖析CMPSS的DAC、斜坡发生器、数字滤波器等核心模块的实战配置。无论你是正在调试一套伺服驱动器还是设计一款高精度数据采集单元这里的内容都将是你绕过坑洼、直达目标的实用指南。2. ADC同步采样原理、配置与实战陷阱2.1 同步采样的核心锁步操作所谓同步在AM261x的语境下特指锁步操作。这意味着设备上的所有ADC模块例如ADC0, ADC1, ADC2的采样与转换相位必须完全对齐。技术手册明确指出为了实现最佳性能必须确保所有ADC以同步模式运行。那么如何实现锁步关键在于对每个ADC的采样序列器进行完全一致的配置。具体来说需要保证以下几个关键寄存器的配置值在所有ADC间完全相同触发源所有ADC的同一个SOCStart-Of-Conversion必须由同一个硬件事件触发例如同一个ePWM模块的SOCA信号。采样窗口时间即ACQPS寄存器值。它定义了采样保持电容的充电时间相同的ACQPS确保了所有ADC的采样阶段时长一致。SOC优先级控制如果使用了优先级仲裁所有ADC的优先级配置必须相同。突发模式配置如果使能了突发模式其触发源和突发大小也必须配置一致。核心理解同步的本质是时序对齐。即使两个ADC以相同的频率工作如果它们的采样时刻相差哪怕一个系统时钟周期对于高频信号来说也是致命的。锁步配置强制这些内部状态机从同一个“起跑线”开始并以完全相同的“步调”前进。2.2 基础同步操作配置详解让我们从一个最简单的场景开始使用同一个ePWM信号同步触发两个ADCADCA和ADCB的各两个SOCSOC0和SOC1。配置步骤与代码示例假设我们使用ePWM3的SOCB作为触发源采样窗口设置为20个SYSCLK周期。// 假设以下为针对AM261x的寄存器级操作示例 // 配置ADCA的SOC0和SOC1 ADCA_SOC0_CTRL.bit.TRIGSEL 14; // 选择ePWM3_SOCB作为触发源 ADCA_SOC0_CTRL.bit.ACQPS 19; // 采样窗口 (ACQPS1)个SYSCLK周期即20个周期 ADCA_SOC0_CTRL.bit.CHSEL 0; // 选择通道0进行转换 ADCA_SOC1_CTRL.bit.TRIGSEL 14; // 触发源必须相同 ADCA_SOC1_CTRL.bit.ACQPS 19; // ACQPS必须相同 ADCA_SOC1_CTRL.bit.CHSEL 1; // 通道可以不同此处选择通道1 // 配置ADCB的SOC0和SOC1 - 必须与ADCA严格对应 ADCB_SOC0_CTRL.bit.TRIGSEL 14; // 与ADCA SOC0的TRIGSEL相同 ADCB_SOC0_CTRL.bit.ACQPS 19; // 与ADCA SOC0的ACQPS相同 ADCB_SOC0_CTRL.bit.CHSEL 2; // 通道可以不同 ADCB_SOC1_CTRL.bit.TRIGSEL 14; // 与ADCA SOC1的TRIGSEL相同 ADCB_SOC1_CTRL.bit.ACQPS 19; // 与ADCA SOC1的ACQPS相同 ADCB_SOC1_CTRL.bit.CHSEL 3; // 通道可以不同 // 配置SOC优先级为轮询模式默认或设置为相同的高优先级 ADCA_SOC_PRIORITY_CTRL.bit.SOC0PRIORITY 0; ADCA_SOC_PRIORITY_CTRL.bit.SOC1PRIORITY 0; ADCB_SOC_PRIORITY_CTRL.bit.SOC0PRIORITY 0; ADCB_SOC_PRIORITY_CTRL.bit.SOC1PRIORITY 0;时序图解读与关键点当ePWM3_SOCB触发信号到来时ADCA和ADCB的SOC0会同时进入采样保持阶段持续20个SYSCLK周期然后同时开始转换。SOC1紧随其后。这就实现了两个ADC在SOC0和SOC1级别上的完全同步。重要注意事项ACQPS的同步范围同步只要求同一编号的SOC具有相同的ACQPS值。例如所有ADC的SOC0的ACQPS必须相同所有ADC的SOC1的ACQPS也必须相同但SOC0和SOC1的ACQPS可以不同。这给了我们灵活性可以为不同阻抗的信号源设置不同的采样时间。通道选择的自由度CHSEL通道选择是完全独立的。每个ADC的每个SOC可以采样任何通道这不会破坏同步性。因为同步关注的是时序而非数据来源。软件触发的禁忌绝对不要使用软件触发来实现同步采样。因为无法保证软件写寄存器触发所有ADC的指令能在同一个时钟周期内完成这必然引入异步偏差。同步采样的触发源必须是硬件事件如ePWM、定时器等。2.3 高级同步模式与配置策略在实际系统中需求往往更复杂。AM261x的ADC同步机制提供了足够的灵活性来应对。2.3.1 多触发源同步你的系统可能需要响应多个不同的事件。例如SOC0由ePWM1触发用于电流环控制SOC1由一个CPU定时器触发用于速度较慢的电压监测。只要遵循“同一SOC编号同一配置”的原则同步依然可以维持。配置场景ADCA和ADCB的SOC0由ePWM3_SOCB触发SOC1由CPU Timer 1触发。// SOC0 配置 (ePWM3_SOCB触发) ADCA_SOC0_CTRL.bit.TRIGSEL 14; // ePWM3_SOCB ADCA_SOC0_CTRL.bit.ACQPS 15; ADCB_SOC0_CTRL.bit.TRIGSEL 14; // 必须相同 ADCB_SOC0_CTRL.bit.ACQPS 15; // 必须相同 // SOC1 配置 (CPU Timer 1触发) ADCA_SOC1_CTRL.bit.TRIGSEL 1; // 假设1代表CPU Timer 1 ADCA_SOC1_CTRL.bit.ACQPS 63; ADCB_SOC1_CTRL.bit.TRIGSEL 1; // 必须相同 ADCB_SOC1_CTRL.bit.ACQPS 63; // 必须相同在这种情况下当ePWM3_SOCB事件发生时两个ADC的SOC0同步采样。当CPU Timer 1事件发生时两个ADC的SOC1同步采样。两个触发事件在时间上可以是任意的不影响各自组内的同步性。2.3.2 SOC数量不均等的同步有时一个ADC需要比另一个ADC转换更多的通道。例如ADCA需要采样3路电流SOC0,1,2而ADCB只需要采样2路电压SOC0,1。只要使用单一的触发源并且确保共有的SOCSOC0和SOC1配置相同同步操作在第一个周期内依然成立。潜在风险——触发溢出这是最需要警惕的陷阱。假设触发频率很高在ADCA还在处理它的第三个SOCSOC2时下一个触发脉冲已经到来。此时已经完成SOC1转换的ADCB会立即开始新一轮的SOC0转换而ADCA则必须等到SOC2完成。同步性从此被打破系统进入异步状态。避坑指南严格计算时序必须确保在最坏情况下最长的转换链一次触发引起的所有转换在下一个触发到来前完成。总转换时间 触发周期总转换时间 (SOC数量) × (采样时间 转换时间)。转换时间通常是固定的例如12.5个ADC时钟周期。使用ADC中断作为安全阀可以将最后一个SOC如ADCA的SOC2配置为产生中断。在中断服务程序中检查是否有“触发溢出”的风险必要时可以动态调整ePWM的周期或禁用触发。监控状态寄存器定期检查ADC的ADCINTFLG和ADCBSY寄存器确保ADC在下一个触发到来前处于空闲状态。2.3.3 非重叠转换与“等效同步”这是一种巧妙的思路。如果我能通过设计保证不同ADC的转换时段在时间上完全错开那么即使它们的配置不同其效果也等同于同步因为不存在同时进行的转换会相互干扰采样精度的问题。典型应用交错并联的PFC电路。两个桥臂的PWM驱动信号相位相差180度。可以用ePWM1_SOCA触发ADCA采样桥臂1的电流用ePWM1_SOCB触发ADCB采样桥臂2的电流。由于SOCA和SOCB本身相差180度因此两个ADC的采样时刻自然错开互不干扰。在这种情况下两个ADC的SOC0可以使用不同的触发源和不同的ACQPS只要它们的转换时段不重叠系统性能就和同步模式等效。实现要点关键在于精确控制ePWM模块确保SOCA和SOCB信号有足够的相位差并且这个相位差大于一次完整的采样转换时间。2.4 采样保持时间计算从理论到实践ACQPS的设置绝非随意它直接决定了采样精度。时间太短采样电容充电不足结果不准时间太长浪费系统带宽限制最高采样率。手册给出了基于RC充电模型的估算方法但我们需要理解其背后的物理意义。关键参数解析Rs信号源阻抗。这是外部电路驱动ADC引脚的能力体现。运放输出阻抗、串联电阻等都计入此项。RonADC内部采样开关的导通电阻。在数据手册中查找。ChADC内部的采样保持电容。在数据手册中查找。CsADC输入引脚上的外部电容包括走线寄生电容、滤波电容等。CpADC内部的通道寄生电容。在数据手册中查找。nADC分辨率AM261x为12位。settling error可容忍的建立误差通常设为1/2 LSB或1/4 LSB。计算实例精讲假设我们需要为一路电流采样设计ACQPS。已知Rs100ΩRon500ΩCh12.5pFCp12.7pFCs10pF仅考虑小滤波电容n12 目标误差为1/4 LSB。计算时间常数ττ (Rs Ron) * Ch Rs * (Cs Cp)τ (100 500) * 12.5e-12 100 * (10e-12 12.7e-12)τ 600 * 12.5e-12 100 * 22.7e-12τ 7.5e-9 2.27e-9 9.77 ns计算所需的时间常数个数kk ln( (CsCp)/Ch ) / ln(settling_error / (2^n))首先计算(CsCp)/Ch (1012.7)/12.5 ≈ 1.816然后计算settling_error / (2^n) (0.25) / (4096) ≈ 6.1e-5k ln(1.816) / ln(6.1e-5) 0.597 / (-9.704) ≈ -0.0615等等这里公式似乎有误。根据手册上下文公式应为k -ln( settling_error / (2^n) ) / ln( (ChCsCp) / Ch )或其变形。我们采用更常见的建立误差公式思路误差需要达到1/2^(n1)对于1/2 LSB或1/2^(n2)对于1/4 LSB的精度。所需的RC常数个数N满足e^(-N) error。 对于1/4 LSBerror 1/(4 * 2^12) 1/16384 ≈ 6.1e-5。 需要e^(-N) 6.1e-5 即-N ln(6.1e-5) ≈ -9.70 所以N 9.70。 考虑到分布电容有效电容是Ch与(CsCp)的串联不模型是Rs和(CsCp)串联再与Ch并联手册公式(3)τ (Rs Ron) * Ch Rs * (Cs Cp)是一个简化的一阶模型将总充电时间常数视为两个部分的和。我们直接使用手册提供的公式(4)k ln( (Cs Cp) / Ch ) / ln( settling_error / (2^n) )这个公式看起来是计算达到最终值所需的比例可能笔误。更可靠的方法是直接使用公式(5)t k * τ并从手册例子反推k的计算逻辑。 查看手册例子k 7.13。我们采用这个经验值对于12位ADC和1/4 LSBk通常在7-9之间。计算最小采样时间t 取k 7.5(一个保守值)。t k * τ 7.5 * 9.77 ns ≈ 73.3 ns。转换为ACQPS值 假设系统时钟SYSCLK 200MHz周期T_sysclk 5 ns。 所需SYSCLK周期数 t / T_sysclk 73.3 / 5 ≈ 14.66。ACQPS寄存器值 ceil(所需周期数) - 1 ceil(14.66) - 1 15 - 1 14。 因此最终采样窗口时间为(141)*5ns 75ns满足大于73.3ns的要求。实操心得这个计算是理论最小值。在实际PCB布局中寄生参数往往更大。强烈建议预留至少30%-50%的余量。最可靠的方法是在电路设计软件中使用厂商提供的ADC SPICE模型进行瞬态仿真直接观察采样节点电压的建立过程这是最保险的做法。永远不要将ACQPS设置为低于数据手册规定的最小值。3. 比较器子系统深度解析与工程配置3.1 CMPSS架构与核心功能模块CMPSS不是一个简单的比较器而是一个集成了多种功能、专为实时控制优化的子系统。以CMPSSA模块为例其核心包括模拟比较器核心是高速、低延迟的电压比较器产生原始的跳变信号。12位参考DAC为比较器提供高精度的、可编程的阈值电压。这是实现灵活保护逻辑的关键。数字滤波器对比较器输出的原始数字信号进行滤波防止噪声或毛刺引起误触发。斜坡发生器一个递减计数器其输出可作为DAC的输入用于产生一个随时间线性下降的参考电压常用于峰值电流模式控制等需要斜坡补偿的场景。同步与锁存逻辑确保比较器输出能与系统时钟同步并能被锁存以供软件读取或用于触发其他事件。信号连接要点AM261x的ADC输入引脚与CMPSS的输入引脚是复用的。例如ADC0_AIN0和ADC0_AIN1这对差分输入也分别连接到了CMPSSA0的正向输入和负向输入。这意味着你可以用ADC以高精度采样这个信号同时用CMPSS对它进行实时的、硬件级的过压/欠压监控。这种设计极大地增强了系统的集成度和可靠性。3.2 参考DAC阈值设定的精度与陷阱参考DAC是CMPSS的“大脑”它决定了比较器在何时翻转。其输出电压计算公式为DACOUT (DACVALA / 4096) * DACREF * (33/18)其中DACREF通常是VDDA模拟电源如3.3V。(33/18)是一个固定的增益。配置步骤// 假设我们要设置CMPSSA0的高比较器COMPH阈值为1.65VVDDA3.3V时的一半 float target_voltage 1.65; float dac_ref 3.3; uint16_t dac_val; // 反向计算DAC值 dac_val (uint16_t)( (target_voltage * 4096) / (dac_ref * (33.0/18.0)) ); // 注意检查dac_val是否在0-4095范围内 // 写入DAC影子寄存器DACVALS CMPSSA0_DACHVALS dac_val; // 如果需要同步加载例如与PWM周期同步配置COMPDACCTL[SWLOADSEL] // 则DACVALS会立即加载到活跃寄存器DACVALA致命陷阱与解决方案手册中明确警告了一个关键问题当高、低两个DAC同时驱动各自的比较器时一个比较器的跳变会短暂扰动另一个DAC的输出电压DAC输出扰动。如果输入信号同时接近两个阈值这种扰动可能导致意外的二次跳变。解决方案错开阈值确保高、低阈值之间有足够的电压裕量大于数据手册规定的“DAC输出扰动”值并且在“DAC扰动时间”内信号不会穿越这个裕量带。禁用不用的DAC如果只使用高比较器COMPH必须将低DACDACL的值设置为最大值0xFFF这样低比较器永远不会跳变也就不会影响高DAC。反之亦然。DACH值必须大于DACL值这是一个硬性规定系统设计时必须遵守。校准的必要性DAC存在静态偏移误差和增益误差比较器自身也有输入偏移误差。对于精度要求高的应用例如过流保护点设为10A±0.1A必须进行校准。基本思路是给比较器正输入端施加一个已知的、稳定的直流电压然后软件扫描DAC值找到比较器刚刚发生跳变的那个DAC码值。这个码值就是该电压点对应的实际DAC设置值。可以将此校准数据存储起来用于补偿。3.3 数字滤波器抗干扰的守护神工业环境噪声无处不在。没有滤波的比较器输出就像没有消抖的按键会产生大量误信号。CMPSS的数字滤波器是一个基于多数表决的窗口滤波器。关键参数SAMPWIN采样窗口大小。定义了滤波器观察的样本数量内部实际为SAMPWIN1。THRESH表决阈值。只有当窗口内“1”或“0”的样本数达到或超过此阈值时滤波器输出才会改变内部实际为THRESH1。CLKPRESCALE时钟预分频。决定滤波器采样输入信号的频率。配置示例滤除短于5个采样时钟的毛刺假设系统时钟SYSCLK200MHz我们希望滤波器大约每100ns20个SYSCLK检查一次输入。设置CLKPRESCALE 19内部周期为20个时钟。设置SAMPWIN 4内部窗口为5个样本。即观察约5 * 100ns 500ns时间窗口内的信号。设置THRESH 4内部阈值为5。这意味着窗口内5个样本必须全部为1或0输出才会改变。这可以滤除持续时间小于500ns的任何毛刺。// 配置CMPSSA0高比较器的数字滤波器 CMPSSA0_COMPDACCTL.bit.SAMPWIN 4; // 5样本窗口 CMPSSA0_COMPDACCTL.bit.THRESH 4; // 5样本阈值全部一致才变 CMPSSA0_COMPDACCTL.bit.CLKPRESCALE 19;// 20分频 // 初始化滤波器FIFO重要 CMPSSA0_COMPDACCTL.bit.FILINIT 1; // 将当前输入值填充到整个FIFO窗口 // ... 延时若干周期 CMPSSA0_COMPDACCTL.bit.FILINIT 0;初始化的重要性上电后滤波器的FIFO内容是未知的。如果不进行初始化FILINIT可能会因为初始垃圾数据而立即产生一个错误的滤波输出。正确的做法是在配置完滤波器参数后先设置FILINIT1等待足够时间让FIFO被当前输入状态填满再清除FILINIT位使滤波器开始正常运行。3.4 斜坡发生器峰值电流控制的核心在峰值电流模式控制的开关电源中需要将一个随时间上升的电流感应信号与一个随时间下降的斜坡电压进行比较以确定关断时刻。CMPSS的斜坡发生器正是为此而生。工作流程使能与加载设置DACSOURCE1使DAC值来源于斜坡发生器。在EPWMSYNCPER信号通常连接PWM周期开始点的上升沿RAMPSTS计数器从RAMPHREFS寄存器加载初始值。延迟随后RAMPDLYA计数器开始递减。在此期间RAMPSTS保持不变。递减当RAMPDLYA减到0后每个SYSCLK周期RAMPSTS的值减去RAMPDECVALA。停止当高比较器跳变COMPHSTS上升沿时RAMPSTS停止递减并重新加载RAMPHREFA或RAMPHREFS取决于RAMPLOADSEL配置。归零如果RAMPSTS在COMPHSTS触发前减到0则保持为0直到下一个EPWMSYNCPER信号到来。配置示例用于Buck变换器的峰值电流控制假设PWM频率为500kHz周期2usSYSCLK200MHz5ns。我们希望斜坡从最大值对应DAC输出最高电压开始在1us内线性下降到0。计算总递减步数1us / 5ns 200个SYSCLK周期。设置RAMPHREFS 0xFFFF16位最大值高12位用于DAC。设置RAMPDECVALA 0xFFFF / 200 ≈ 327。注意RAMPSTS是16位RAMPDECVALA是递减步长值。设置RAMPDLYA 0即无延迟EPWMSYNCPER后立即开始递减。将COMPH的正输入端连接电流采样信号负输入端由斜坡DAC驱动。当电流信号上升到与下降的斜坡相交时比较器翻转关闭PWM实现峰值电流控制。关键细节斜坡发生器的输出是RAMPSTS的高12位它直接作为DAC的输入码。因此斜坡的“斜率”由RAMPDECVALA和SYSCLK共同决定。通过调整RAMPDECVALA可以精细控制斜坡下降的速度从而调整电源环路的补偿。4. ADC与CMPSS协同设计实战案例与调试技巧4.1 电机相电流采样与过流保护一体化设计这是一个典型的协同应用场景。我们需要同步采样电机的三相电流Ia, Ib, Ic同时需要硬件快速保护防止任何一相电流超过安全值。系统架构ADC部分使用ADC0, ADC1, ADC2的SOC0均配置为由同一个ePWM1的SOCA触发实现三相电流的严格同步采样。ACQPS根据电流采样电路的源阻抗计算设置。CMPSS部分使用与ADC输入引脚复用的CMPSS模块。例如ADC0_AIN0Ia采样也连接到CMPSSA0的正输入端。CMPSSA0的负输入端由内部DAC提供阈值如对应50A电流的电压值。CMPSSA0的输出CTRIPH直接连接到ePWM1的Trip-Zone输入。配置流程ADC同步配置// 配置ePWM1产生周期性的SOCA脉冲 EPWM1_ETSEL.bit.SOCAEN 1; // 使能SOCA EPWM1_ETSEL.bit.SOCASEL 4; // 选择CTR0时产生SOCA周期开始 EPWM1_ETPS.bit.SOCAPRD 1; // 每发生一次事件产生一个脉冲 // 配置三个ADC的SOC0 ADC0_SOC0_CTRL.bit.TRIGSEL ...; // 选择ePWM1_SOCA ADC0_SOC0_CTRL.bit.ACQPS calculated_acqps; ADC0_SOC0_CTRL.bit.CHSEL 0; // 通道0对应Ia ADC1_SOC0_CTRL.bit.TRIGSEL ...; // 必须与ADC0相同 ADC1_SOC0_CTRL.bit.ACQPS calculated_acqps; // 必须相同 ADC1_SOC0_CTRL.bit.CHSEL 2; // 通道2对应Ib ADC2_SOC0_CTRL.bit.TRIGSEL ...; // 必须与ADC0相同 ADC2_SOC0_CTRL.bit.ACQPS calculated_acqps; // 必须相同 ADC2_SOC0_CTRL.bit.CHSEL 4; // 通道4对应IcCMPSS保护配置// 配置CMPSSA0 (监控Ia) // 1. 配置DAC阈值 CMPSSA0_DACHVALS calculate_dac_code(overcurrent_threshold_voltage); // 2. 配置数字滤波器滤除短脉冲噪声 CMPSSA0_COMPDACCTL.bit.SAMPWIN 2; // 3样本窗口 CMPSSA0_COMPDACCTL.bit.THRESH 2; // 3样本阈值全部一致 CMPSSA0_COMPDACCTL.bit.CLKPRESCALE 9; // 10分频约50ns采样 CMPSSA0_COMPDACCTL.bit.FILINIT 1; // 初始化FIFO // 3. 连接输出到ePWM Trip-Zone // 通过X-BAR配置将CMPSSA0_CTRIPHOUT连接到ePWM1的TZ1输入 XBAR_EPWM1_TZ1_SEL ...; // 选择CMPSSA0_CTRIPHOUT作为源 // 4. 配置ePWM1的Trip-Zone动作例如强制PWM输出高阻态 EPWM1_TZCTL.bit.TZA 2; // TZ1事件发生时将EPWMA强制置高 EPWM1_TZCTL.bit.TZB 2; // 将EPWMB强制置高协同工作ePWM1每个周期开始时SOCA信号同时触发三个ADC进行同步电流采样。与此同时CMPSSA0一直在硬件层面实时比较Ia采样信号与DAC阈值。一旦过流CTRIPH在微秒级内触发ePWM1的Trip-Zone立即关闭功率管实现硬件级保护速度远快于软件中断处理。4.2 常见问题排查与调试技巧问题1ADC同步采样结果仍有微小偏差。检查点触发源确认所有ADC的SOC是否配置了完全相同的TRIGSEL值。使用示波器同时测量多个ADC的SOC触发输入引脚如果可用或测量ePWM的SOC输出信号确保是同一个物理信号。时钟源确认所有ADC模块使用相同的时钟源和分频配置。检查ADCCTL寄存器中的CLKDIV等位。SOC优先级如果使用了高优先级SOC确保所有ADC的优先级配置一致。在同步模式下更推荐使用简单的轮询模式。电源与地噪声模拟电源VDDA的噪声会导致采样时刻的电压波动。确保VDDA有良好的去耦如10uF钽电容并联0.1uF陶瓷电容且模拟地与数字地单点连接。问题2CMPSS频繁误触发或该触发时不触发。检查点DAC扰动这是最常见的原因。如果使用了高、低两个比较器用示波器观察DAC输出如果芯片提供测试点或比较器输入端的信号。在接近阈值时看是否有毛刺。确保高低阈值有足够电压裕量。数字滤波器配置SAMPWIN和THRESH设置是否合理THRESH必须大于SAMPWIN/2。如果SAMPWIN太小或CLKPRESCALE太大滤波器可能无法有效滤除噪声。尝试增大SAMPWIN或减小CLKPRESCALE。滤波器未初始化确认在使能比较器后执行了FILINIT1的操作。输入信号质量检查比较器正输入端的信号是否有振铃、过冲或大幅噪声。可能需要增加一个小的RC滤波注意RC时间常数要远小于信号变化速度以免影响保护速度。偏移误差进行DAC校准。给正输入端一个精确的、已知的电压源通过软件扫描DAC值记录跳变点计算实际偏移。问题3斜坡发生器工作不正常DAC输出没有按预期下降。检查点EPWMSYNCPER连接确认EPWMSYNCPER信号是否正确连接到CMPSS模块并且该信号确实有上升沿产生。DACSOURCE位确保COMPDACCTL寄存器中的DACSOURCE位已设置为1选择斜坡发生器作为DAC源。RAMPDLYA值如果RAMPDLYA设置过大斜坡在延迟阶段看起来就是静止的。检查其值。COMPHSTS提前触发如果比较器在斜坡开始下降后很快触发RAMPSTS会停止并重新加载你可能只看到斜坡下降了一小段。检查DAC阈值是否设置过高或者输入信号是否过大。寄存器加载时机RAMPHREFS、RAMPDECVALA等是影子寄存器。它们的值是在EPWMSYNCPER事件时加载到活跃寄存器的。确保你在EPWMSYNCPER事件发生前写入了这些影子寄存器。调试技巧利用ADC反推CMPSS阈值在调试阶段可以利用ADC来辅助校准CMPSS。将CMPSS监控的信号也连接到ADC的一个通道。在软件中当CMPSS触发保护时立刻读取对应ADC通道的值。多次触发后你就可以统计出CMPSS实际动作的电压范围并与你设定的DAC值进行比较从而量化出DAC的偏移和增益误差用于软件补偿。这种方法比使用外部精密电压源更贴近实际工作条件。
