1. Bootstrap开关核心原理与设计要点Bootstrap开关作为SAR ADC中的关键模块其核心原理是通过电容耦合实现栅极电压的动态抬升。简单来说就是让开关管的栅极电压始终比源极高出固定值通常是VDD从而保证导通电阻Ron的稳定性。我刚开始接触这个设计时曾误以为只要简单加个电容就能实现结果仿真时发现线性度惨不忍睹。电荷守恒原理是Bootstrap工作的基础。当CLK为高电平时电容Cb被充电至VDD当CLK跳变为低电平时电容下极板随输入信号Vin变化上极板电压VGVinVDD。这个过程中需要特别注意几个关键点抬升电容Cb的取值需要远大于开关管栅极寄生电容至少10倍以上上下拉MOS管的尺寸要确保在半个时钟周期内完成充放电信号通路上的M6/M7管尺寸直接影响跟踪速度提示实际调试中发现如果Cb取值过小会导致栅极电压抬升不足Ron随Vin变化明显但Cb过大又会增加面积和功耗需要折中考虑。2. 关键参数仿真与尺寸确定2.1 开关管Ms尺寸选取开关管尺寸直接决定导通电阻Ron而Ron需要满足两个条件建立时间常数τRon×Cs Ts/2Ts为采样周期KT/C噪声要小于1LSB以1pF采样电容为例KT/C噪声约64μV。对于10位ADCLSB1mV这个噪声可以接受。通过DC仿真扫描Vin从0到VDD观察Ron变化曲线。我通常会在Cadence里这样设置仿真simulator langspectre dc dc devVin paramdc start0 stop1.1 step0.12.2 抬升电容Cb优化Cb取值需要通过电荷共享计算。假设栅极总寄生电容Cp50fF要保证电荷共享后电压变化0.1%则 Cb Cp/0.1% 50pF 实际项目中我一般取1pF左右既保证精度又不会占用太大面积。2.3 上下拉管尺寸设计M1/M2管需要在Ts/2时间内将Cb充电至VDD。假设Ts10ns50MHz时钟要求建立到10位精度7τ法则 10ns/2 7×R×Cb → R≈714Ω 考虑PMOS和NMOS串联单个Ron≈350Ω。通过仿真确定W/L尺寸管子类型尺寸(W/L)实测RonNMOS2u/0.5u320ΩPMOS4u/0.5u380Ω3. 非线性问题分析与解决3.1 衬偏效应补偿在调试过程中最头疼的就是衬偏效应导致的非线性。当Vin升高时开关管体效应使阈值电压Vth增加导致Ron非线性变化。解决方法有采用Diode连接方式将衬底接到源极增加开关管宽长比但会增大寄生电容使用Deep NWELL工艺隔离衬底实测数据显示采用Diode连接后INL从原来的3.2LSB改善到0.8LSB。3.2 SOA过压保护在高压工艺中栅极电压可能超过工艺允许的最大电压如1.8V工艺中VG2×VDD3.6V。我的解决方案是采用厚栅氧器件作为泄放管M9增加稳压二极管钳位优化时钟时序确保开关管完全关断后再复位4. 时钟时序优化技巧时钟设置不当会导致电荷注入和时钟馈通。经过多次踩坑我总结出以下时序要点复位相位(CLK0)要先于采样相位(CLK1)泄放管M9的开启要略早于M1/M2关键时序参数建议信号边沿相对延迟容差CLK下降沿基准0ps±20psM9开启-50ps±10psM1/M2开启0ps±30ps在Virtuoso中可以用phase shift设置多相位时钟配合蒙特卡洛仿真验证鲁棒性。5. 版图设计注意事项Bootstrap开关的版图布局直接影响性能有几个容易忽视的细节电容Cb要采用MOM结构匹配精度比MIM电容更好信号通路对称布局特别是M6/M7的走线要等长电源线要足够宽避免IR drop影响充电速度衬底接触要充足防止latch-up我有个失败案例第一次流片时忽略了电源走线宽度结果测试发现高频时线性度恶化后来把电源线从1um加宽到3um才解决问题。6. 实测数据与调试记录最近一次测试的Bootstrap开关性能数据测试项指标要求实测结果导通电阻1kΩ850ΩINL1LSB0.7LSBDNL0.5LSB0.3LSB功耗500uW420uW建立时间5ns3.8ns调试中发现一个有趣现象当输入信号接近VDD时THD会突然恶化。后来发现是M8管进入线性区导致通过调整其尺寸从1u/0.5u改为2u/0.5u后解决。7. 不同工艺节点的适配在40nm和180nm工艺下Bootstrap设计有显著差异参数180nm工艺40nm工艺开关管尺寸10u/0.18u2u/0.04uCb取值2pF0.5pF最高时钟频率50MHz200MHz栅氧厚度4nm1.2nm在先进工艺中要特别注意栅极泄漏电流问题可能需要增加泄漏补偿电路。
